// (C) Copyright 2012 Kystar. All rights reserved.

`timescale 1ns/100ps
`default_nettype none

module oddr_ctr
(
    input  wire          I_sclk,

    output wire          O_rgmii_px_txc,
    output wire          O_rgmii_px_txen,
    output wire [  3: 0] O_rgmii_px_txd,

    input  wire          I_px_txen,
    input  wire [  7: 0] I_px_txd

);

RGMII_trans_io u_RGMII_trans_io(
    .tx_clk(I_sclk),
    .tx_en(I_px_txen),
    .tx_data(I_px_txd),
    
    .tclk(I_sclk),
    
    .txc(O_rgmii_px_txc),
    .txen(O_rgmii_px_txen),
    .txd(O_rgmii_px_txd)
);

endmodule
`default_nettype wire
